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根據(jù)電路設(shè)計要求和工藝規(guī)則，完成模擬集成電路的版圖設(shè)計。
進行版圖的布局規(guī)劃、匹配設(shè)計、寄生參數(shù)優(yōu)化及可靠性設(shè)計（如抗閂鎖、ESD等）。
執(zhí)行DRC、LVS、ERC等物理驗證，確保版圖符合設(shè)計規(guī)則和電路連接要求。
與電路設(shè)計工程師、工藝工程師緊密協(xié)作，解決設(shè)計過程中的技術(shù)問題。
編寫相關(guān)的版圖設(shè)計文檔。
任職要求
學(xué)歷： 微電子學(xué)、電子科學(xué)與技術(shù)、集成電路設(shè)計與集成系統(tǒng)等相關(guān)專業(yè)碩士及以上學(xué)歷，985/211院校畢業(yè)生優(yōu)先。
知識： 熟悉半導(dǎo)體物理、集成電路工藝及器件原理；了解CMOS、Bipolar、BCD等常見工藝技術(shù)。
技能：
熟練使用至少一種主流版圖設(shè)計工具（如Cadence Virtuoso, Synopsys Custom Designer等）。
理解并能夠應(yīng)用版圖設(shè)計規(guī)則（DRC）。
掌握版圖驗證工具（LVS, ERC）的使用。
具備基本的腳本語言（如Skill, Python, Tcl等）能力者優(yōu)先。