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招聘數(shù)字后端PD
負責數(shù)字芯片從RTL到GDSII的物理實現(xiàn)，包括邏輯綜合、布局規(guī)劃（FloorPlan）、時鐘樹綜合（CTS）、布線優(yōu)化（Place & Route）、時序收斂（STA）、功耗分析（IR Drop/EM）、物理驗證（DRC/LVS）等環(huán)節(jié)
協(xié)同前端設(shè)計團隊完成時序約束（SDC）編寫和功能驗證，確保芯片性能、面積及功耗（PPA）達標
有先進工藝PD經(jīng)驗優(yōu)先，對28nm及以下先進工藝節(jié)點（如12nm、7nm等），優(yōu)化設(shè)計流程，解決信號完整性（SI）、電壓降（IR Drop）等復雜問題
流程開發(fā)與自動化，開發(fā)并維護Tcl/Perl/Python腳本，提升布局布線、數(shù)據(jù)提取、驗證等環(huán)節(jié)的自動化效率
參與芯片級集成設(shè)計，與DFT、模擬版圖團隊協(xié)作完成整體版圖規(guī)劃及驗證
主導或協(xié)助技術(shù)文檔編寫，包括設(shè)計報告、驗證規(guī)范及工藝反饋
教育背景：微電子、電子工程、計算機科學或相關(guān)專業(yè)碩士及以上學歷，優(yōu)秀者可放寬至本科
專業(yè)技能：熟悉數(shù)字后端全流程工具鏈（如Synopsys IC Compiler、Cadence Innovus、Calibre等），掌握時序分析工具PrimeTime，精通Tcl/Shell腳本編程，具備Perl/Python開發(fā)能力者優(yōu)先，熟悉UPF低功耗設(shè)計流程及先進工藝設(shè)計規(guī)則（如FinFET技術(shù)等）
經(jīng)驗要求：3年以上數(shù)字后端設(shè)計經(jīng)驗，至少參與過1次成功流片項目，熟悉芯片級集成及模塊級物理設(shè)計，具備復雜SoC設(shè)計經(jīng)驗（如CPU/GPU/AI芯片）者優(yōu)先
軟性能力：具備優(yōu)秀的邏輯分析能力和抗壓能力，適應高強度流片周期
良好的團隊溝通與跨部門協(xié)作能力
加分項
1.熟悉DFT設(shè)計（如Scan Chain、MBIST）及測試方案制定
2.有高速信號通信芯片經(jīng)驗