職位描述
數(shù)字前端設(shè)計SoC設(shè)計電子/半導(dǎo)體/集成電路汽車研發(fā)/制造汽車零部件
崗位職責(zé)：
1. 架構(gòu)與模塊定義：
參與芯片系統(tǒng)架構(gòu)討論，負(fù)責(zé)數(shù)字子系統(tǒng)的微架構(gòu)定義和規(guī)格制定。
深度理解超聲波信號處理算法（如波束成形、信號濾波、目標(biāo)檢測等），并將其轉(zhuǎn)化為高效、可實現(xiàn)的硬件結(jié)構(gòu)。
完成關(guān)鍵數(shù)字模塊（如DSP單元、接口控制器、狀態(tài)機、時鐘/復(fù)位管理）的設(shè)計文檔撰寫。
2. RTL設(shè)計與實現(xiàn)：
使用Verilog/SystemVerilog進行高質(zhì)量、可綜合的RTL代碼編寫。
負(fù)責(zé)設(shè)計的面積、功耗和時序（PPA）的初步分析和優(yōu)化。
集成IP（如CPU、DSP、各類接口IP），并完成子系統(tǒng)級和芯片級的集成。
3. 前端綜合與時序分析：
主導(dǎo)模塊級和芯片頂層的邏輯綜合、形式驗證（Formality）和靜態(tài)時序分析（STA）。
與后端設(shè)計團隊緊密協(xié)作，提供時序約束和指導(dǎo)，確保時序收斂。
完成DFT（可測性設(shè)計）相關(guān)的插入和協(xié)同工作。
4. 驗證協(xié)同與調(diào)試：
與驗證工程師協(xié)同制定驗證計劃和測試用例，協(xié)助搭建測試平臺。
深入?yún)⑴c仿真調(diào)試，快速定位并解決RTL設(shè)計中的功能缺陷和性能瓶頸。
支持 FPGA 原型的構(gòu)建和調(diào)試，協(xié)助進行系統(tǒng)級驗證。
5. 車規(guī)級設(shè)計與質(zhì)量保證：
在設(shè)計過程中，嚴(yán)格遵循汽車電子功能安全標(biāo)準(zhǔn)（ISO 26262），并支持相關(guān)流程文檔的編寫。
應(yīng)用和實現(xiàn)設(shè)計冗余、故障檢測、安全機制等可靠性設(shè)計技術(shù)。
支持芯片的可靠性測試（如HTOL， ESD， Latch-up）和故障分析。
1. 架構(gòu)與模塊定義：
參與芯片系統(tǒng)架構(gòu)討論，負(fù)責(zé)數(shù)字子系統(tǒng)的微架構(gòu)定義和規(guī)格制定。
深度理解超聲波信號處理算法（如波束成形、信號濾波、目標(biāo)檢測等），并將其轉(zhuǎn)化為高效、可實現(xiàn)的硬件結(jié)構(gòu)。
完成關(guān)鍵數(shù)字模塊（如DSP單元、接口控制器、狀態(tài)機、時鐘/復(fù)位管理）的設(shè)計文檔撰寫。
2. RTL設(shè)計與實現(xiàn)：
使用Verilog/SystemVerilog進行高質(zhì)量、可綜合的RTL代碼編寫。
負(fù)責(zé)設(shè)計的面積、功耗和時序（PPA）的初步分析和優(yōu)化。
集成IP（如CPU、DSP、各類接口IP），并完成子系統(tǒng)級和芯片級的集成。
3. 前端綜合與時序分析：
主導(dǎo)模塊級和芯片頂層的邏輯綜合、形式驗證（Formality）和靜態(tài)時序分析（STA）。
與后端設(shè)計團隊緊密協(xié)作，提供時序約束和指導(dǎo)，確保時序收斂。
完成DFT（可測性設(shè)計）相關(guān)的插入和協(xié)同工作。
4. 驗證協(xié)同與調(diào)試：
與驗證工程師協(xié)同制定驗證計劃和測試用例，協(xié)助搭建測試平臺。
深入?yún)⑴c仿真調(diào)試，快速定位并解決RTL設(shè)計中的功能缺陷和性能瓶頸。
支持 FPGA 原型的構(gòu)建和調(diào)試，協(xié)助進行系統(tǒng)級驗證。
5. 車規(guī)級設(shè)計與質(zhì)量保證：
在設(shè)計過程中，嚴(yán)格遵循汽車電子功能安全標(biāo)準(zhǔn)（ISO 26262），并支持相關(guān)流程文檔的編寫。
應(yīng)用和實現(xiàn)設(shè)計冗余、故障檢測、安全機制等可靠性設(shè)計技術(shù)。
支持芯片的可靠性測試（如HTOL， ESD， Latch-up）和故障分析。
任職要求：
1. 學(xué)歷與經(jīng)驗：
微電子、電子工程、計算機等相關(guān)專業(yè)碩士及以上學(xué)歷。
5年以上數(shù)字IC前端設(shè)計經(jīng)驗，有成功流片經(jīng)驗，有車載芯片或高性能傳感器處理芯片（如雷達、激光雷達、圖像傳感器）設(shè)計經(jīng)驗者優(yōu)先。
2. 知識與技能：
核心技能：
精通 Verilog/SystemVerilog 語言，具有豐富的 RTL 編碼和調(diào)試經(jīng)驗。
精通數(shù)字電路設(shè)計基礎(chǔ)，深入理解CMOS電路和深亞微米工藝下的時序問題。
熟練掌握前端工具鏈：邏輯綜合工具（DC）、形式驗證（Formality）、靜態(tài)時序分析（PrimeTime）。
專業(yè)領(lǐng)域：
具有低功耗設(shè)計經(jīng)驗（如UPF流程），了解功耗優(yōu)化技術(shù)。
熟悉AMBA（APB， AHB， AXI）等片上總線協(xié)議。
了解DFT、ATPG等相關(guān)知識者優(yōu)先。
行業(yè)標(biāo)準(zhǔn)：
了解ISO 26262功能安全標(biāo)準(zhǔn)，并有實際應(yīng)用經(jīng)驗者優(yōu)先。
熟悉AEC-Q100車規(guī)芯片認(rèn)證流程者優(yōu)先。
3. 個人素質(zhì)：
具備出色的分析和解決問題的能力，對技術(shù)難題有鉆探精神。
具備良好的團隊合作精神和溝通能力，能夠與架構(gòu)、驗證、后端、軟件等多團隊高效協(xié)作。
具備強烈的責(zé)任心和嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，注重代碼和文檔的質(zhì)量。
4.加分項
有從架構(gòu)到流片的完整芯片項目經(jīng)驗。
具備MATLAB/Python/C++等算法建模和硬件加速器設(shè)計經(jīng)驗。
擁有團隊指導(dǎo)或技術(shù)領(lǐng)導(dǎo)經(jīng)驗。
熟悉超聲波或聲學(xué)信號處理基本原理。
1. 學(xué)歷與經(jīng)驗：
微電子、電子工程、計算機等相關(guān)專業(yè)碩士及以上學(xué)歷。
5年以上數(shù)字IC前端設(shè)計經(jīng)驗，有成功流片經(jīng)驗，有車載芯片或高性能傳感器處理芯片（如雷達、激光雷達、圖像傳感器）設(shè)計經(jīng)驗者優(yōu)先。
2. 知識與技能：
核心技能：
精通 Verilog/SystemVerilog 語言，具有豐富的 RTL 編碼和調(diào)試經(jīng)驗。
精通數(shù)字電路設(shè)計基礎(chǔ)，深入理解CMOS電路和深亞微米工藝下的時序問題。
熟練掌握前端工具鏈：邏輯綜合工具（DC）、形式驗證（Formality）、靜態(tài)時序分析（PrimeTime）。
專業(yè)領(lǐng)域：
具有低功耗設(shè)計經(jīng)驗（如UPF流程），了解功耗優(yōu)化技術(shù)。
熟悉AMBA（APB， AHB， AXI）等片上總線協(xié)議。
了解DFT、ATPG等相關(guān)知識者優(yōu)先。
行業(yè)標(biāo)準(zhǔn)：
了解ISO 26262功能安全標(biāo)準(zhǔn)，并有實際應(yīng)用經(jīng)驗者優(yōu)先。
熟悉AEC-Q100車規(guī)芯片認(rèn)證流程者優(yōu)先。
3. 個人素質(zhì)：
具備出色的分析和解決問題的能力，對技術(shù)難題有鉆探精神。
具備良好的團隊合作精神和溝通能力，能夠與架構(gòu)、驗證、后端、軟件等多團隊高效協(xié)作。
具備強烈的責(zé)任心和嚴(yán)謹(jǐn)?shù)墓ぷ鲬B(tài)度，注重代碼和文檔的質(zhì)量。
4.加分項
有從架構(gòu)到流片的完整芯片項目經(jīng)驗。
具備MATLAB/Python/C++等算法建模和硬件加速器設(shè)計經(jīng)驗。
擁有團隊指導(dǎo)或技術(shù)領(lǐng)導(dǎo)經(jīng)驗。
熟悉超聲波或聲學(xué)信號處理基本原理。
工作地點
青網(wǎng)科技園合肥市包河區(qū)蘭州路88號青網(wǎng)科技園7號樓501室
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