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1. 負責訪存子系統(tǒng)的驗證計劃制定和測試用例編寫，根據(jù)設計需求和規(guī)格文檔，設計全面的驗證場景，確保系統(tǒng)功能的正確性。
2. 搭建訪存子系統(tǒng)的驗證平臺，包括硬件仿真環(huán)境和軟件仿真環(huán)境，配置驗證工具和測試激勵。
3. 執(zhí)行訪存子系統(tǒng)的功能驗證和回歸測試，記錄測試結果，分析測試數(shù)據(jù)，及時反饋驗證過程中發(fā)現(xiàn)的問題，并協(xié)助設計團隊進行問題定位和解決。
4. 參與驗證流程的優(yōu)化和改進工作，提高驗證效率和質量，積累驗證經(jīng)驗和案例，為后續(xù)項目提供參考。

任職要求：

1. 計算機、電子信息等相關專業(yè)本科及以上學歷；
2. 熟悉 ASIC 設計驗證流程和方法，了解數(shù)字電路驗證的基本原理和技術；
3. 熟練掌握 Verilog 或 SystemVerilog 硬件描述語言，具備一定的代碼編寫和調試能力，能夠編寫測試激勵和驗證腳本；
4. 熟悉常用的驗證工具，如 VCS、Verdi、NCSim 等仿真工具，以及 UVM 驗證方法學，能夠運用這些工具和方法進行高效的驗證工作；
5. 具備良好的問題分析和解決能力，能夠獨立排查和解決驗證過程中遇到的一般性問題；
6. 具備良好的團隊協(xié)作精神和溝通能力，能夠與設計團隊、驗證團隊等密切合作，共同完成驗證任務。