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崗位職責(zé)
1、參與芯片系統(tǒng)架構(gòu)討論，主導(dǎo)模塊級(jí)微架構(gòu)設(shè)計(jì)，并撰寫詳細(xì)設(shè)計(jì)文檔；
2、使用Verilog/SystemVerilog進(jìn)行高質(zhì)量的RTL代碼設(shè)計(jì)，并對(duì)模塊進(jìn)行PPA分析與優(yōu)化；
3、負(fù)責(zé)子系統(tǒng)或全芯片的系統(tǒng)集成工作；
4、完成第三方IP的技術(shù)選型評(píng)估、集成與調(diào)試；
5、與驗(yàn)證團(tuán)隊(duì)協(xié)作，制定驗(yàn)證計(jì)劃，支持模塊級(jí)和芯片級(jí)功能驗(yàn)證；
6、與中后端緊密合作，支持模塊的時(shí)序收斂和流片簽核等工作。
任職要求
1、熟悉SoC架構(gòu)，具備高性能SoC或復(fù)雜模塊的設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
2、熟悉芯片級(jí)時(shí)鐘復(fù)位模塊及I2C/SPI/UART接口模塊等方面的設(shè)計(jì)；
3、具有扎實(shí)的Verilog/SystemVerilog編程能力，精通ASIC設(shè)計(jì)流程與方法學(xué)；
4、具備腳本語言（Python/Tcl/Shell等）能力以提升工作效率；
5、熟悉AXI/PCIE/DDR/UCIe等協(xié)議，并有實(shí)際集成經(jīng)驗(yàn)者優(yōu)先；
6、有成功流片經(jīng)驗(yàn)，能夠獨(dú)立交付復(fù)雜IP的時(shí)序約束（SDC）；
7、具備出色的技術(shù)文檔編寫能力、溝通能力和團(tuán)隊(duì)協(xié)作精神。