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更新于 8月8日

FPGA開發(fā)工程師(科研助理4)

2-4萬
  • 北京豐臺區(qū)
  • 3-5年
  • 碩士
  • 全職
  • 招1人

職位描述

System Verilog計(jì)算機(jī)軟件計(jì)算機(jī)硬件
崗位職責(zé):
1.負(fù)責(zé)基于國內(nèi)主流商用FPGA平臺構(gòu)建芯片原型系統(tǒng),進(jìn)行芯片設(shè)計(jì)調(diào)試及原型腳本維護(hù);
2.基于FPGA平臺原型系統(tǒng)的外設(shè)集成,包括UART/QSPI/I2C/SD等中低速接口外設(shè)和DDR/PCIe等高速接口外設(shè),完成各接口功能測試;
3.分析解決開發(fā)過程中的問題,優(yōu)化FPGA資源及時序,提高系統(tǒng)性能;
4.基于FPGA原型平臺的芯片功能裸機(jī)測試,以及操作系統(tǒng)啟動;
5.配合前端設(shè)計(jì)人員、軟件開發(fā)人員、芯片測試人員進(jìn)行板級調(diào)試以及系統(tǒng)聯(lián)調(diào)工作;
6.跟進(jìn)FPGA原型驗(yàn)證方法學(xué)的演進(jìn),參與完善FPGA原型系統(tǒng)環(huán)境。
任職要求:
1.集成電路設(shè)計(jì)、計(jì)算機(jī)等相關(guān)專業(yè),985、211或雙一流院校碩士及以上學(xué)歷;
2.熟悉FPGA設(shè)計(jì)、開發(fā)流程,具備獨(dú)立進(jìn)行FPGA編碼、仿真和調(diào)試的能力;
3.熟練掌握Verilog/SystemVerilog語言,掌握Vivado/Synplify等FPGA開發(fā)工具的使用,具有一定的FPGA時序優(yōu)化、資源優(yōu)化能力;
4.熟悉AMBA等片內(nèi)接口總線,至少熟悉一種常用外部接口總線,包括PCIe、USB、SATA、Ethernet、DisplayPort、DDR4等,有高速LVDS、SPI、SerDes、異步FIFO等接口調(diào)試經(jīng)驗(yàn)者優(yōu)先;
5.有主流商用FPGA原型驗(yàn)證產(chǎn)品和對應(yīng)解決方案的使用經(jīng)驗(yàn);
6.熟悉Linux操作系統(tǒng)基本知識、熟悉OS啟動的基本流程,了解buildroot系統(tǒng)鏡像生成工具;
7.有SOC/CPU firmware/OS bring-up經(jīng)驗(yàn)者優(yōu)先。
其他事項(xiàng):
優(yōu)秀者薪資面議

工作地點(diǎn)

北京市豐臺區(qū)豐臺東大街

職位發(fā)布者

馬女士/人力資源

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